Chiplet-Packaging und der UCIe-Standard beenden leise die Ära des monolithischen Chips

AMD etablierte Chiplets in Consumer-CPUs mit Zen 2 im Jahr 2019, und Apple zeigte 2022 mit der UltraFusion-Verbindung im M1 Ultra, was zwei eng verschmolzene Dies leisten können. Keines dieser beiden Ereignisse hat dem monolithischen Die den Todesstoß versetzt. Was die Ära "ein Chip, ein Die" tatsächlich beendet, ist weniger sichtbar: Universal Chiplet Interconnect Express (UCIe), der Interoperabilitätsstandard, der es Chiplets verschiedener Hersteller, gefertigt auf unterschiedlichen Prozessknoten, ermöglicht, auf demselben Package miteinander zu kommunizieren — genau so, wie PCIe es ermöglichte, dass die Erweiterungskarte eines beliebigen Herstellers auf jedem Mainboard funktioniert.

Dieser Unterschied ist wichtig. AMDs Chiplet-Ansatz war ein proprietärer Trick eines einzelnen Unternehmens zur Senkung der Fertigungskosten. UCIe, im März 2022 von einem Konsortium aus Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google, Meta und Microsoft eingeführt, verwandelt die Chiplet-Montage in eine offene Lieferkette, für die jeder entwickeln kann. Ein Startup, das einen Beschleuniger-Die entwirft, muss nicht mehr auch die I/O-Logik, den Speichercontroller und die SerDes-Logik darum herum selbst entwerfen, validieren und fertigen lassen — es kann für diese Aufgabe einen UCIe-konformen Chiplet lizenzieren oder kaufen und sein Engineering-Budget auf den Teil konzentrieren, der das Produkt tatsächlich differenziert.

Warum der monolithische Die wirtschaftlich keinen Sinn mehr ergibt

Die Yield-Rate bei Halbleitern folgt einem annähernd exponentiellen Abfall mit der Die-Fläche: Defekte verteilen sich auf einem Wafer mit nahezu konstanter Dichte, sodass ein doppelt so großer Die nicht das doppelte Risiko trägt — sondern ein nahezu vierfach höheres Risiko, mindestens einen fatalen Defekt zu enthalten. Beim N3-Prozess von TSMC werden Wafer-Kosten im Bereich von 18.000 bis 20.000 US-Dollar berichtet, deutlich über dem Bereich von 10.000 bis 16.000 US-Dollar bei N7/N5. Einen großen monolithischen Die auf dem teuersten verfügbaren Prozess zu platzieren bedeutet, dass ein einzelner lokaler Defekt ein Bauteil zerstören kann, dessen Herstellung Zehntausende Dollar an Wafer-Zuteilung gekostet hat.

Chiplets durchbrechen diese Rechnung. Statt eines einzigen 600-mm²-Dies, der als Ganzes funktioniert oder ausfällt, kann ein Design acht oder zwölf kleinere Dies verwenden — AMDs EPYC-"Genoa"-Serverchips nutzen bis zu zwölf 5-nm-Compute-Chiplets um einen separaten I/O-Die herum — und einfach die einzelnen defekten Dies aussortieren. Kleinere Dies haben eine deutlich bessere Ausbeute, und ein defekter Chiplet in einem Zwölf-Chiplet-Package ist ein kleiner Verlust, kein Totalausfall.

Heterogene Integration: der eigentliche Durchbruch

Der zweite Teil besteht darin, verschiedene Prozessknoten innerhalb eines Packages zu kombinieren. AMD platziert seinen I/O-Die — Speichercontroller, PCIe-Lanes, Infinity Fabric — auf einem billigeren, älteren Knoten, weil diese Logik von modernsten Transistoren kaum profitiert, während Compute-Chiplets auf dem teuren Knoten liegen, wo Dichte und Energieverbrauch sich tatsächlich auszahlen. Intels Ponte-Vecchio-GPU trieb dies weiter, indem sie 47 "Tiles" über mehrere Foundries und Prozessknoten hinweg kombinierte, mithilfe einer Mischung aus Foveros-Packaging (3D-Die-Stacking) und EMIB (eingebettete Silizium-Brücken für seitliche Verbindungen).

Apples UltraFusion ist dagegen proprietär und herstellerexklusiv: ein Silizium-Interposer, der 2,5 TB/s Bandbreite zwischen zwei M1-Max-Dies liefert, um einen M1 Ultra zu bilden. Das zeigt, was physikalisch möglich ist, funktioniert aber nur, weil Apple beide Dies und das Packaging kontrolliert. UCIe versucht, Intels herstellerübergreifenden, knotenübergreifenden Ansatz zugänglich zu machen, ohne dass man dafür Intel sein muss.

Was UCIe tatsächlich standardisiert

UCIe 1.0 definiert eine Die-zu-Die-Physikschicht mit bis zu 32 GT/s pro Lane, zuzüglich Protokoll- und Software-Schichten darüber, mit dem Ziel einer Bandbreitendichte von rund 4 TB/s pro Millimeter Die-Kante bei fortschrittlichem Packaging (interposer-/brückenbasiert) und einer geringeren, aber immer noch hohen Dichte bei Standard-Packaging auf organischem Substrat, das keine exotischen Interposer benötigt. Spätere Revisionen — UCIe 1.1 und UCIe 2.0 — fügten Compliance-Testspezifikationen sowie Unterstützung für 3D-Hybrid-Bonding-Stacking und Multiprotokoll-Management hinzu und brachten den Standard von "zwei Chiplets können miteinander sprechen" zu "ein Hersteller kann einen Chiplet als UCIe-konform zertifizieren und erwarten, dass er im Package-Design eines anderen Unternehmens funktioniert".

Diese Zertifizierungsschicht ist der kommerziell entscheidende Teil. Es ist derselbe Schritt, den PCIe vor Jahrzehnten gemacht hat — niemand validiert mehr jede Grafikkarte einzeln gegen jedes Mainboard, weil der Standard diese Arbeit erledigt. UCIe versucht dasselbe für die Die-zu-Die-Verbindung, die zuvor für jedes Chiplet-Design maßgeschneiderte Ingenieursarbeit war.

Der neue Flaschenhals: fortschrittliche Packaging-Kapazität

Die Standardisierung der Verbindung beseitigt nicht den physischen Flaschenhals der tatsächlichen Package-Montage. TSMCs fortschrittliche CoWoS-Packaging-Kapazität (Chip-on-Wafer-on-Substrate) war Berichten zufolge 2023 und 2024 überbucht, wobei Nvidia, AMD und Apple um Zuteilungen konkurrierten — Packaging, nicht der Wafer-Start, wurde für manche KI-Beschleuniger-Roadmaps zum limitierenden Schritt. Auch Tests sind schwieriger: Jeder Chiplet muss vor der Verbindung im Package als "Known-Good-Die" verifiziert werden, da ein nach dem Stacking entdeckter Defekt auch einzeln einwandfreie Dies zunichtemachen kann. Das Thermomanagement bei 3D-gestapelten Designs ist ebenfalls nicht trivial — die im unteren Die erzeugte Wärme muss durch den darüber gestapelten Die abgeführt werden, was das Kühlsystem-Design auf eine Weise verändert, die ein einzelner flacher Die nie erforderte.

Was das in der Praxis bedeutet

Für Hardware-Käufer zeigen gemischte Chiplet-Designs mit unterschiedlichen Prozessknoten bereits ein besseres Preis-Leistungs-Verhältnis als rein monolithische Konkurrenten im selben Segment, weil Hersteller nicht für Logik, die es nicht braucht, Spitzen-Wafer-Preise zahlen. Für Chip-Architekten wird UCIe-Konformität zu einer echten Frage an Zulieferer — ein Chiplet-Anbieter, der eine UCIe-Zertifizierung vorweisen kann, ist die Wahl mit geringerem Integrationsrisiko gegenüber einem Anbieter mit proprietärer Verbindung, weil sie die Gefahr verringert, an einen einzigen Packaging-Partner gebunden zu sein. Für alle, die eine mehrjährige Hardware-Roadmap planen, ist die fortschrittliche Packaging-Kapazität — nicht die Wafer-Kapazität — die Ressource, die man im Blick haben sollte; das ist der neuere, weniger offensichtliche Flaschenhals.

Praktische Schlussfolgerungen

Wenn Sie Chip-Zulieferer bewerten oder Silizium-Einkäufe planen: Fragen Sie, ob die Chiplets tatsächlich UCIe-konform sind, nicht nur "chiplet-basiert" — dieser Konformitätsnachweis ist es, der Sie vor der Bindung an das Packaging eines einzigen Anbieters schützt. Wenn Sie die Hardware-Verfügbarkeit prognostizieren, beobachten Sie Ankündigungen zur fortschrittlichen Packaging-Kapazität (CoWoS-Kapazitätserweiterungen von TSMC, Foveros von Intel) ebenso genau wie die Wafer-Fab-Kapazität — dort zeigen sich die Lieferengpässe des Jahres 2026 tatsächlich. Und wenn Sie selbst Silizium entwerfen, sollte die Yield-Mathematik für große monolithische Dies auf N3-und-darunter-Knoten das Standardargument für einen Chiplet-Floorplan sein, nicht eine exotische Alternative.