O empacotamento de chiplets e o padrão UCIe estão silenciosamente encerrando a era do chip monolítico

A AMD normalizou os chiplets em processadores de consumo com o Zen 2 em 2019, e a Apple mostrou em 2022 o que dois dies fortemente integrados podem fazer com a interconexão UltraFusion do M1 Ultra. Nenhum dos dois acabou com o die monolítico. O que realmente está encerrando a era de "um chip, um die" é menos visível: o Universal Chiplet Interconnect Express (UCIe), o padrão de interoperabilidade que permite que chiplets de fornecedores diferentes, fabricados em nós de processo diferentes, se comuniquem no mesmo pacote (package), da mesma forma que o PCIe permitiu que a placa de expansão de qualquer fornecedor funcionasse em qualquer placa-mãe.

Essa diferença importa. A abordagem de chiplets da AMD era um truque proprietário de uma única empresa para reduzir custos de fabricação. O UCIe, lançado em março de 2022 por um consórcio que inclui Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google, Meta e Microsoft, transforma a montagem de chiplets em uma cadeia de suprimentos aberta para a qual qualquer empresa pode projetar. Uma startup que projeta um die acelerador não precisa mais também projetar, validar e fabricar a lógica de E/S, o controlador de memória e o SerDes ao redor dele — pode licenciar ou comprar um chiplet compatível com UCIe para essa função e concentrar seu orçamento de engenharia na parte que realmente diferencia o produto.

Por que o die monolítico deixou de fazer sentido econômico

O rendimento (yield) em semicondutores segue uma queda aproximadamente exponencial em relação à área do die: os defeitos são distribuídos em uma wafer com densidade praticamente constante, então um die com o dobro do tamanho não tem o dobro do risco — tem um risco próximo de quatro vezes maior de conter pelo menos um defeito fatal. No processo N3 da TSMC, o custo da wafer é relatado na faixa de 18.000 a 20.000 dólares, bem acima da faixa de 10.000 a 16.000 dólares do N7/N5. Colocar um die monolítico grande no processo mais caro disponível significa que um único defeito em uma área pode destruir uma peça que custou dezenas de milhares de dólares em alocação de wafer.

Os chiplets quebram essa conta. Em vez de um único die de 600 mm² que vive ou morre como unidade, um projeto pode usar oito ou doze dies menores — os chips de servidor EPYC "Genoa" da AMD usam até doze chiplets de computação em 5 nm em torno de um die de E/S separado — e simplesmente descartar os dies defeituosos individualmente. Dies menores têm rendimento muito melhor, e um chiplet defeituoso em um pacote de doze é uma perda pequena, não uma perda total.

Integração heterogênea: o verdadeiro destrave

A segunda peça é misturar nós de processo dentro de um mesmo pacote. A AMD coloca seu die de E/S — controladores de memória, trilhas PCIe, infinity fabric — em um nó mais barato e antigo, porque essa lógica não se beneficia muito de transistores de ponta, enquanto os chiplets de computação ficam no nó caro, onde densidade e consumo realmente compensam. A GPU Ponte Vecchio da Intel levou isso mais além, combinando 47 "tiles" de múltiplas fundições e nós de processo usando uma mistura de empacotamento Foveros (empilhamento 3D de dies) e EMIB (pontes de silício embutidas para conexão lateral).

O UltraFusion da Apple, por outro lado, é proprietário e de fornecedor único: um interposer de silício que oferece 2,5 TB/s de largura de banda entre dois dies M1 Max para formar o M1 Ultra. Isso prova o que é fisicamente possível, mas só funciona porque a Apple controla ambos os dies e o empacotamento. O UCIe tenta tornar acessível a abordagem multifornecedor e multinó da Intel sem a necessidade de ser a Intel.

O que o UCIe realmente padroniza

O UCIe 1.0 define uma camada física die-a-die operando até 32 GT/s por via, além de camadas de protocolo e software acima dela, visando densidade de largura de banda de cerca de 4 TB/s por milímetro de borda do die para empacotamento avançado (baseado em interposer/ponte), e densidade menor, mas ainda alta, para empacotamento padrão em substrato orgânico que não precisa de interposers exóticos. Revisões posteriores — UCIe 1.1 e UCIe 2.0 — adicionaram especificações de teste de conformidade e suporte para empilhamento 3D com ligação híbrida (hybrid bonding) e gerenciamento multiprotocolo, levando o padrão de "dois chiplets conseguem conversar" para "um fornecedor pode certificar um chiplet como compatível com UCIe e esperar que ele funcione no projeto de empacotamento de outra empresa".

Essa camada de certificação é a parte que importa comercialmente. É o mesmo passo que o PCIe deu décadas atrás — ninguém mais valida cada placa de vídeo individualmente contra cada placa-mãe, porque o padrão faz esse trabalho. O UCIe tenta fazer o mesmo para a interconexão die-a-die, que antes era engenharia sob medida para cada projeto de chiplets.

O novo gargalo: capacidade de empacotamento avançado

Padronizar a interconexão não remove o gargalo físico de realmente montar o pacote. A capacidade de empacotamento avançado CoWoS (chip-on-wafer-on-substrate) da TSMC foi relatada como sobrealocada durante 2023 e 2024, com Nvidia, AMD e Apple competindo por alocação — o empacotamento, não o início de wafers, se tornou a etapa limitante para alguns roteiros de aceleradores de IA. Os testes também são mais difíceis: cada chiplet precisa ser verificado como "die conhecido e bom" (known-good-die) antes de ser ligado em um pacote, porque um defeito descoberto após o empilhamento pode destruir dies que individualmente estavam bons. O gerenciamento térmico em projetos empilhados em 3D também não é trivial — o calor gerado em um die inferior precisa atravessar o die empilhado acima dele, o que muda o design do sistema de refrigeração de formas que um único die plano nunca exigiu.

O que isso significa na prática

Para compradores de hardware, projetos de chiplets com nós mistos já mostram uma relação preço-desempenho melhor do que concorrentes puramente monolíticos no mesmo segmento, porque os fabricantes não pagam preços de wafer de ponta por lógica que não precisa disso. Para arquitetos de chips, a conformidade com UCIe está se tornando uma pergunta real a se fazer aos fornecedores — um fornecedor de chiplets que pode apresentar certificação UCIe é uma escolha com menor risco de integração do que um que oferece uma interconexão proprietária, porque reduz a chance de ficar preso a um único parceiro de empacotamento. Para quem planeja um roteiro de hardware de vários anos, a capacidade de empacotamento avançado, não a capacidade de wafer, é o recurso a acompanhar — é o gargalo mais novo e menos óbvio.

Conclusões práticas

Se você está avaliando fornecedores de chips ou planejando compras de silício: pergunte se os chiplets são realmente compatíveis com UCIe, não apenas "baseados em chiplets" — essa certificação é o que protege você de ficar preso ao empacotamento de um único fornecedor. Se você está prevendo disponibilidade de hardware, acompanhe os anúncios de capacidade de empacotamento avançado (expansões de capacidade CoWoS da TSMC, Foveros da Intel) com a mesma atenção que a capacidade de fábricas de wafer — é aí que as restrições de fornecimento de 2026 realmente aparecem. E se você mesmo projeta silício, a matemática de rendimento para dies monolíticos grandes em nós N3 e inferiores deveria ser o argumento padrão para um plano de chiplets, não uma alternativa exótica.