IBM franchit la barrière du nanomètre avec une nouvelle architecture 3D de puces

IBM a dévoilé le 25 juin 2026 la première technologie de puce subnanométrique au monde, franchissant un seuil que de nombreux ingénieurs prédisaient comme la fin du progrès pratique des semi-conducteurs. Cette avancée repose sur une nouvelle architecture de transistors 3D appelée « nanostack », qui empile les transistors verticalement plutôt que de les réduire horizontalement, atteignant une gravure de 0,7 nanomètre — plus petite qu'un brin d'ADN.

Une nouvelle façon de construire des transistors

L'architecture nanostack superpose deux plans complets de transistors à l'aide d'une technique de liaison de précision qui maintient les nanofeuillets individuels à seulement 15 atomes d'épaisseur et espacés de 9 nanomètres. La fabrication nécessite de maintenir tous les processus en dessous de 400 °C pour éviter la fusion de la couche de liaison — une contrainte que les chercheurs d'IBM affirment avoir désormais atteinte de manière constante à l'échelle des plaquettes. Le résultat est près de 100 milliards de transistors emballés dans une puce de la taille d'un ongle, soit environ le double de la densité du propre processus 2 nanomètres d'IBM introduit en 2021.

Ce que signifient vraiment les chiffres

Les chiffres de performance suggèrent que le saut est réel : IBM indique que la gravure 0,7 nm offre jusqu'à 50 % de débit de calcul en plus et 70 % de meilleure efficacité énergétique par rapport aux puces 2 nm. La mise à l'échelle SRAM — historiquement un goulot d'étranglement limitant la densité du cache — s'est améliorée de 40 %, ce qui compte directement pour les besoins en mémoire à large bande passante des charges de travail d'inférence IA.

« Cela ajoute encore 10, 15 ans à la feuille de route », a déclaré Dan Hutcheson, analyste chez TechInsights, qui a qualifié l'annonce de transformation pour l'extension des délais des semi-conducteurs. Jay Gambella, directeur de la recherche chez IBM, a décrit nanostack comme « réinventer la façon dont les puces sont construites » plutôt que simplement réduire les structures existantes.

Ce que cela signifie pour l'IA et l'énergie

Alors que les opérateurs de centres de données sont confrontés au coût énergétique de l'entraînement et de l'exécution des grands modèles de langage, une amélioration de l'efficacité de 70 % au niveau du silicium pourrait réduire la facture d'électricité de l'inférence IA à grande échelle dans une mesure comparable. IBM ne fabrique pas actuellement de puces en volume — elle concède sous licence ses recherches de procédés à des partenaires fondeurs — mais la société indique que la commercialisation pourrait commencer dans un délai de cinq ans, les premiers produits arrivant sur le marché vers 2031.

Pression sur Intel, TSMC et Samsung

Pour les fonderies leaders de l'industrie, l'annonce accroît la pression concurrentielle. TSMC produit actuellement sur son nœud N2 2 nm et prépare un processus A14 à 1,4 nm pour 2027 ou 2028. Le bond d'IBM à 0,7 nm ne signifie pas des produits dès l'année prochaine, mais il indique que son pipeline de recherche reste en avance sur la frontière de production de l'industrie avec une marge significative. L'action IBM a bondi dans les échanges avant l'ouverture du marché le 26 juin suite à l'annonce.

IBM a publié des détails techniques complets dans un article de recherche diffusé avec l'annonce, couvrant l'architecture CFET, l'approche d'ingénierie à double canal et la validation fonctionnelle de l'onduleur CMOS au nouveau nœud, comme l'a rapporté MIT Technology Review.