بسته‌بندی چیپلت و استاندارد UCIe به‌آرامی دوران یک‌تراشه یکپارچه را به پایان می‌رسانند
AMD با Zen 2 در سال ۲۰۱۹ مفهوم چیپلت را در پردازنده‌های مصرفی متداول کرد، و اپل در سال ۲۰۲۲ با رابط UltraFusion در تراشه M1 Ultra نشان داد که دو دای به‌شدت به‌هم‌متصل چه قابلیت‌هایی دارند. هیچ‌یک از این دو، دوران دای یکپارچه (monolithic) را به پایان نرساند. آنچه واقعاً دوران «یک تراشه برای هر چیپ» را پایان می‌دهد کمتر دیده می‌شود: استاندارد Universal Chiplet Interconnect Express یا UCIe، استانداردی برای قابلیت تبادل که به چیپلت‌های ساخته‌شده توسط فروشندگان مختلف، روی فرایندهای ساخت متفاوت، اجازه می‌دهد روی یک بسته (package) مشترک با هم صحبت کنند؛ دقیقاً همان‌طور که PCIe اجازه داد کارت توسعه هر فروشنده‌ای روی هر مادربردی نصب شود.
این تفاوت مهم است. رویکرد چیپلتی AMD یک ترفند اختصاصی یک شرکت برای کاهش هزینه ساخت بود. اما UCIe که در مارس ۲۰۲۲ توسط کنسرسیومی شامل Intel، AMD، Arm، Qualcomm، TSMC، Samsung، Google، Meta و Microsoft معرفی شد، مونتاژ چیپلت را به یک زنجیره تأمین باز تبدیل می‌کند که هر شرکتی می‌تواند برای آن طراحی کند. یک استارتاپ که دای شتاب‌دهنده (accelerator) طراحی می‌کند دیگر لازم نیست منطق ورودی/خروجی، کنترل‌کننده حافظه و SerDes اطراف آن را هم خودش طراحی، اعتبارسنجی و تولید کند — می‌تواند یک چیپلت سازگار با UCIe را برای این کار لایسنس یا خریداری کند و بودجه مهندسی خود را روی بخشی متمرکز کند که واقعاً محصول را متمایز می‌سازد.
چرا دای یکپارچه دیگر از نظر اقتصادی منطقی نیست
بازده تولید (yield) در نیمه‌هادی‌ها تقریباً با الگوی کاهش نمایی نسبت به مساحت دای تغییر می‌کند: عیوب روی یک ویفر تقریباً با چگالی ثابتی توزیع می‌شوند، بنابراین دایی که دو برابر بزرگ‌تر است، ریسک دو برابر ندارد — بلکه ریسکی نزدیک به چهار برابر برای داشتن حداقل یک نقص اساسی دارد. در فرایند N3 شرکت TSMC، هزینه هر ویفر در بازه ۱۸,۰۰۰ تا ۲۰,۰۰۰ دلار گزارش شده، که به‌طور قابل‌توجهی بالاتر از بازه ۱۰,۰۰۰ تا ۱۶,۰۰۰ دلار برای N7/N5 است. وقتی یک دای یکپارچه بزرگ را روی گران‌ترین فرایند موجود قرار می‌دهید، یک نقص در یک ناحیه می‌تواند قطعه‌ای را از بین ببرد که تولیدش ده‌ها هزار دلار سهمیه ویفر هزینه داشته است.
چیپلت‌ها این محاسبه را به‌هم می‌زنند. به‌جای یک دای ۶۰۰ میلی‌متر مربعی که به‌صورت یکجا زنده یا مرده است، یک طرح می‌تواند از هشت یا دوازده دای کوچک‌تر استفاده کند — تراشه‌های سرور EPYC «Genoa» شرکت AMD تا دوازده چیپلت محاسباتی ۵ نانومتری در کنار یک دای I/O جدا به کار می‌برند — و به‌سادگی فقط دای‌های معیوب را کنار بگذارد. دای‌های کوچک‌تر بازده بسیار بهتری دارند و یک چیپلت معیوب در یک بسته دوازده‌چیپلتی یک ضرر کوچک است، نه یک شکست کامل.
یکپارچه‌سازی ناهمگن: گره‌گشایی واقعی
بخش دوم ترکیب فرایندهای ساخت مختلف در یک بسته است. AMD دای I/O خود — کنترل‌کننده‌های حافظه، خطوط PCIe، فابریک Infinity — را روی فرایندی ارزان‌تر و قدیمی‌تر قرار می‌دهد، چون این منطق از ترانزیستورهای پیشرفته سود چندانی نمی‌برد، در حالی که چیپلت‌های محاسباتی روی فرایند گران‌تر قرار می‌گیرند، جایی که چگالی و مصرف توان واقعاً نتیجه می‌دهد. پردازنده گرافیکی Ponte Vecchio شرکت Intel این رویکرد را جلوتر برد و ۴۷ تایل را در میان چندین فاب و فرایند ساخت مختلف، با ترکیبی از بسته‌بندی Foveros (چینش سه‌بعدی دای) و EMIB (پل‌های سیلیکونی جاسازی‌شده برای اتصال جانبی) ترکیب کرد.
در مقابل، UltraFusion اپل اختصاصی و تک‌فروشنده است: یک میانگذر (interposer) سیلیکونی که ۲.۵ ترابیت بر ثانیه پهنای باند بین دو دای M1 Max فراهم می‌کند تا M1 Ultra ساخته شود. این نشان می‌دهد چه چیزی از نظر فیزیکی ممکن است، اما فقط به این دلیل کار می‌کند که اپل هر دو دای و بسته‌بندی را کنترل می‌کند. UCIe سعی دارد رویکرد چندفروشنده و چندفرایندی Intel را بدون نیاز به این‌که شرکتی خودِ Intel باشد، در دسترس قرار دهد.
UCIe واقعاً چه چیزی را استاندارد می‌کند
نسخه UCIe 1.0 یک لایه فیزیکی دای‌به‌دای را تعریف می‌کند که تا سرعت ۳۲ گیگاترانسفر بر ثانیه در هر لِین کار می‌کند، به‌همراه لایه‌های پروتکل و نرم‌افزار بالای آن، با هدف چگالی پهنای باند حدود ۴ ترابیت بر ثانیه به ازای هر میلی‌متر از لبه دای برای بسته‌بندی پیشرفته (مبتنی بر میانگذر/پل)، و چگالی کمتر اما همچنان بالا برای بسته‌بندی استاندارد مبتنی بر زیرلایه ارگانیک که به میانگذرهای غیرمعمول نیاز ندارد. نسخه‌های بعدی — UCIe 1.1 و UCIe 2.0 — مشخصات تست انطباق و پشتیبانی از چینش سه‌بعدی با اتصال هیبریدی (hybrid bonding) و مدیریت چندپروتکلی را اضافه کردند، و استاندارد را از «دو چیپلت می‌توانند با هم حرف بزنند» به «یک فروشنده می‌تواند یک چیپلت را سازگار با UCIe گواهی کند و انتظار داشته باشد در طرح بسته‌بندی شرکتی دیگر هم کار کند» رساندند.
این لایه گواهی همان بخشی است که از نظر تجاری اهمیت دارد. این همان گامی است که PCIe دهه‌ها پیش برداشت — دیگر هیچ‌کس هر کارت گرافیک را به‌صورت جداگانه با هر مادربرد اعتبارسنجی نمی‌کند، چون استاندارد این کار را انجام می‌دهد. UCIe تلاش می‌کند همین کار را برای اتصال دای‌به‌دای انجام دهد، بخشی که پیش از این برای هر طرح چیپلتی به‌صورت سفارشی مهندسی می‌شد.
گلوگاه جدید: ظرفیت بسته‌بندی پیشرفته
استانداردسازی رابط، گلوگاه فیزیکی مونتاژ واقعی بسته را از بین نمی‌برد. ظرفیت بسته‌بندی پیشرفته CoWoS (chip-on-wafer-on-substrate) شرکت TSMC در سال‌های ۲۰۲۳ و ۲۰۲۴ بیش از ظرفیت گزارش شده بود، و Nvidia، AMD و اپل همگی برای سهمیه رقابت می‌کردند — بسته‌بندی، نه شروع ویفرها، برای برخی نقشه‌راه‌های شتاب‌دهنده هوش مصنوعی به گام محدودکننده تبدیل شد. تست هم سخت‌تر است: هر چیپلت باید پیش از اتصال به بسته به‌عنوان «دای شناخته‌شده سالم» (known-good-die) تأیید شود، چون نقصی که پس از چینش کشف شود می‌تواند دای‌هایی را که به‌تنهایی سالم بودند هم از بین ببرد. مدیریت گرما در طرح‌های چینش سه‌بعدی هم ساده نیست — گرمای تولیدشده در دای پایینی باید از میان دای چیده‌شده روی آن عبور کند، چیزی که طراحی سیستم خنک‌کننده را به شکلی تغییر می‌دهد که یک دای تخت و یکپارچه هرگز نیازی به آن نداشت.
این موضوع در عمل چه معنایی دارد
برای خریداران سخت‌افزار، طرح‌های چیپلتی با فرایندهای ترکیبی همین حالا هم در همان بخش بازار نسبت قیمت‌به‌کارایی بهتری نسبت به رقبای یکپارچه خالص نشان می‌دهند، چون سازندگان دیگر مجبور نیستند برای منطقی که به آن نیازی ندارد، قیمت ویفر پیشرفته بپردازند. برای معماران تراشه، سازگاری با UCIe به سؤالی واقعی از تأمین‌کنندگان تبدیل می‌شود — فروشنده چیپلتی که بتواند گواهی UCIe نشان دهد، انتخابی با ریسک یکپارچه‌سازی کمتر نسبت به فروشنده‌ای است که رابط اختصاصی ارائه می‌دهد، چون ریسک گیر افتادن در دام یک شریک بسته‌بندی واحد را کاهش می‌دهد. برای هرکسی که نقشه‌راه سخت‌افزاری چندساله برنامه‌ریزی می‌کند، ظرفیت بسته‌بندی پیشرفته — نه ظرفیت ویفر — منبعی است که باید دنبال شود؛ این گلوگاه جدید و کمتر واضح است.
نتیجه‌گیری کاربردی
اگر در حال ارزیابی تأمین‌کنندگان تراشه یا برنامه‌ریزی خرید سیلیکون هستید: بپرسید آیا چیپلت‌ها واقعاً با UCIe سازگارند، نه فقط این‌که «مبتنی بر چیپلت» هستند — ادعای سازگاری همان چیزی است که شما را از گیر افتادن در دام بسته‌بندی تک‌فروشنده محافظت می‌کند. اگر در حال پیش‌بینی موجودی سخت‌افزار هستید، اعلامیه‌های ظرفیت بسته‌بندی پیشرفته (گسترش ظرفیت CoWoS شرکت TSMC، Foveros شرکت Intel) را به همان دقتی که ظرفیت فاب ویفر را دنبال می‌کنید، زیر نظر بگیرید — این همان جایی است که محدودیت‌های عرضه سال ۲۰۲۶ واقعاً خود را نشان می‌دهند. و اگر خودتان سیلیکون طراحی می‌کنید، محاسبات بازده تولید برای دای‌های یکپارچه بزرگ در فرایندهای N3 و پایین‌تر باید استدلال پیش‌فرض برای انتخاب یک نقشه چیپلتی باشد، نه یک گزینه غیرمعمول.