El empaquetado de chiplets y el estándar UCIe están acabando silenciosamente con la era del chip monolítico

AMD normalizó los chiplets en procesadores de consumo con Zen 2 en 2019, y Apple demostró en 2022 lo que pueden lograr dos dados fuertemente integrados con la interconexión UltraFusion del M1 Ultra. Ninguno de estos dos hitos acabó con el dado monolítico. Lo que realmente está poniendo fin a la era de "un chip, un dado" es menos visible: Universal Chiplet Interconnect Express (UCIe), el estándar de interoperabilidad que permite que chiplets de distintos proveedores, fabricados en nodos de proceso diferentes, se comuniquen entre sí dentro del mismo paquete, de la misma forma en que PCIe permitió que la tarjeta de expansión de cualquier proveedor funcionara en cualquier placa base.

Esa distinción importa. El enfoque de chiplets de AMD era un truco propietario de una sola empresa para reducir costos de fabricación. UCIe, lanzado en marzo de 2022 por un consorcio que incluye a Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google, Meta y Microsoft, convierte el ensamblaje de chiplets en una cadena de suministro abierta para la que cualquiera puede diseñar. Una startup que diseña un dado acelerador ya no necesita también diseñar, validar y fabricar la lógica de E/S, el controlador de memoria y el SerDes que lo rodean — puede licenciar o comprar un chiplet compatible con UCIe para esa función y concentrar su presupuesto de ingeniería en la parte que realmente diferencia el producto.

Por qué el dado monolítico dejó de tener sentido económico

El rendimiento (yield) de los semiconductores sigue una caída aproximadamente exponencial respecto al área del dado: los defectos se distribuyen en una oblea con densidad casi constante, así que un dado del doble de tamaño no tiene el doble de riesgo de fallo, sino algo cercano a cuatro veces más riesgo de contener al menos un defecto fatal. En el proceso N3 de TSMC, el costo de la oblea se reporta en el rango de 18.000 a 20.000 dólares, muy por encima del rango de 10.000 a 16.000 dólares de N7/N5. Colocar un dado monolítico grande en el proceso más caro disponible significa que un único defecto puede arruinar una pieza que costó decenas de miles de dólares en asignación de oblea.

Los chiplets rompen esa ecuación. En lugar de un dado único de 600 mm² que vive o muere como unidad, un diseño puede usar ocho o doce dados más pequeños — los chips de servidor EPYC "Genoa" de AMD usan hasta doce chiplets de cómputo de 5 nm alrededor de un dado de E/S separado — y simplemente descartar los defectuosos individuales. Los dados más pequeños tienen un rendimiento mucho mejor, y un chiplet defectuoso en un paquete de doce es una pérdida menor, no una pérdida total.

Integración heterogénea: el verdadero desbloqueo

La segunda pieza es mezclar nodos de proceso dentro de un mismo paquete. AMD coloca su dado de E/S — controladores de memoria, carriles PCIe, infinity fabric — en un nodo más barato y antiguo porque esa lógica no se beneficia mucho de transistores de última generación, mientras que los chiplets de cómputo van en el nodo caro, donde la densidad y el consumo realmente importan. La GPU Ponte Vecchio de Intel llevó esto más lejos, combinando 47 "tiles" de múltiples fundiciones y nodos de proceso usando una mezcla de empaquetado Foveros (apilamiento 3D de dados) y EMIB (puentes de silicio integrados para conexión lateral).

UltraFusion de Apple, en cambio, es propietaria y de un solo proveedor: un interposer de silicio que da 2,5 TB/s de ancho de banda entre dos dados M1 Max para formar el M1 Ultra. Demuestra lo que es físicamente posible, pero solo funciona porque Apple controla ambos dados y el empaquetado. UCIe busca hacer accesible el enfoque multiproveedor y multinodo de Intel sin necesidad de ser Intel.

Qué estandariza realmente UCIe

UCIe 1.0 define una capa física entre dados que funciona hasta 32 GT/s por carril, además de capas de protocolo y software por encima, con el objetivo de una densidad de ancho de banda de hasta aproximadamente 4 TB/s por milímetro de borde del dado para empaquetado avanzado (basado en interposer/puente), y una densidad menor pero aun alta para empaquetado estándar sobre sustrato orgánico que no requiere interposers exóticos. Las revisiones posteriores — UCIe 1.1 y UCIe 2.0 — añadieron especificaciones de prueba de cumplimiento y soporte para apilamiento 3D con unión híbrida (hybrid bonding) y gestión multiprotocolo, llevando el estándar de "dos chiplets pueden hablar entre sí" a "un proveedor puede certificar un chiplet como compatible con UCIe y esperar que funcione en el diseño de empaquetado de otra empresa".

Esa capa de certificación es la parte que importa comercialmente. Es el mismo paso que dio PCIe hace décadas — ya nadie valida cada tarjeta gráfica individualmente contra cada placa base, porque el estándar hace ese trabajo. UCIe intenta hacer lo mismo para la interconexión entre dados, que antes era ingeniería a medida para cada diseño de chiplets.

El nuevo cuello de botella: la capacidad de empaquetado avanzado

Estandarizar la interconexión no elimina el cuello de botella físico de ensamblar realmente el paquete. Se reportó que la capacidad de empaquetado avanzado CoWoS (chip-on-wafer-on-substrate) de TSMC estuvo sobrevendida durante 2023 y 2024, con Nvidia, AMD y Apple compitiendo por la asignación — el empaquetado, no el inicio de obleas, se convirtió en el paso limitante para algunas hojas de ruta de aceleradores de IA. Las pruebas también son más difíciles: cada chiplet debe verificarse como "dado conocido bueno" (known-good-die) antes de unirse al paquete, porque un defecto descubierto después del apilamiento puede arruinar dados que individualmente estaban bien. La gestión térmica en diseños apilados en 3D tampoco es trivial — el calor generado en un dado inferior debe atravesar el dado apilado encima, lo que cambia el diseño del sistema de refrigeración de formas que un único dado plano nunca requirió.

Qué significa esto en la práctica

Para los compradores de hardware, los diseños de chiplets con nodos mixtos ya muestran una mejor relación precio-rendimiento que los competidores puramente monolíticos en el mismo segmento, porque los fabricantes no pagan precios de oblea de última generación por lógica que no lo necesita. Para los arquitectos de chips, el cumplimiento de UCIe se está convirtiendo en una pregunta real para hacer a los proveedores — un proveedor de chiplets que puede mostrar certificación UCIe es una opción de menor riesgo de integración que uno que ofrece una interconexión propietaria, porque reduce la posibilidad de quedar atado a un único socio de empaquetado. Para quien planifica una hoja de ruta de hardware de varios años, la capacidad de empaquetado avanzado, no la capacidad de oblea, es el recurso a vigilar — ahí es donde se manifiesta el cuello de botella más nuevo y menos obvio.

Conclusiones prácticas

Si estás evaluando proveedores de chips o planificando compras de silicio: pregunta si los chiplets realmente cumplen con UCIe, no solo si están "basados en chiplets" — esa certificación es lo que te protege de quedar atado al empaquetado de un solo proveedor. Si estás pronosticando disponibilidad de hardware, vigila los anuncios de capacidad de empaquetado avanzado (expansiones de capacidad CoWoS de TSMC, Foveros de Intel) con la misma atención que la capacidad de las fábricas de obleas — ahí es donde realmente se están manifestando las restricciones de suministro de 2026. Y si diseñas silicio tú mismo, la matemática del rendimiento para dados monolíticos grandes en nodos N3 y posteriores debería ser el argumento por defecto para un plano de chiplets, no una alternativa exótica.