Huaweis LogicFolding-Architektur zielt auf 1,4-nm-Chips bis 2031 ohne EUV

Huawei hat eine Chip-Architektur namens LogicFolding vorgestellt, die bis 2031 eine Transistordichte der Klasse 1,4 nm liefern soll – ohne die extremen Ultraviolett-Lithografiemaschinen (EUV), die US-Exportkontrollen außerhalb der Reichweite Chinas gebracht haben.

Das Unternehmen präsentierte die Technologie auf dem IEEE International Symposium on Circuits and Systems (ISCAS 2026) in Shanghai, zusammen mit einem neuen Design-Framework namens „Tau Scaling Law“ – einem vorgeschlagenen Nachfolger des Mooreschen Gesetzes, das die Signalgeschwindigkeit und das physische Stapeln von Schaltungen über die Miniaturisierung von Transistoren stellt.

Wie LogicFolding funktioniert

Traditionelles Chip-Scaling verkleinert einzelne Transistoren, um mehr auf derselben Die-Fläche unterzubringen. Huaweis Ansatz ist anders: LogicFolding stapelt Logikschaltungen physisch in drei Dimensionen und optimiert so die Geschwindigkeit, mit der elektrische Signale durch sie wandern – was Huawei „temporales Scaling“ nennt. Das Unternehmen behauptet, dass dies eine 55%ige Steigerung der Transistordichte und eine 41%ige Verbesserung der Energieeffizienz im Vergleich zu herkömmlichen planaren Layouts bringt.

Huawei sagt, die Entwicklung habe sechs Jahre gedauert und man habe bereits 381 Chips basierend auf den Prinzipien des Tau Scaling Law entworfen und in Massenproduktion gebracht. Die Fertigung wird von SMIC, der fortschrittlichsten einheimischen Foundry Chinas, übernommen, die Chips auf dem 7-nm-Knoten ohne EUV mit älteren DUV-Techniken herstellen kann.

Die kommerzielle Roadmap

Die erste öffentliche Anwendung wird in Huaweis Kirin-Smartphone-Prozessoren erwartet, die in der Mate-90-Serie im Herbst 2026 debütieren sollen. Bis 2030 plant Huawei, die Architektur auf seine Ascend-KI-Chips und Rechenzentrumscluster auszuweiten – eine direkte Herausforderung für Nvidias Dominanz bei KI-Inferenzhardware in China.

Wie es sich gegen TSMC behauptet

TSMC, der weltweit führende Halbleiter-Foundry, strebt die Massenproduktion echter 1,4-nm-Chips – seinen A14-Prozessknoten – bis 2028 an, vor Huaweis Prognose von 2031. TSMCs Weg stützt sich auf die neuesten EUV-Maschinen von ASML, Geräte, die Huawei nach den derzeitigen US-Exportregeln legal nicht erhalten kann.

Huaweis LogicFolding ist daher kein direkter Wettlauf gegen die Prozessknoten-Roadmap von TSMC. Es ist eine architektonische Umgehungslösung: Vergleichbare Dichte durch 3D-Stapelung und Signaloptimierung statt lithografischer Präzision zu erreichen. Ob gestapelte Logikschaltungen in realen KI-Workloads – wo Speicherbandbreite und Verbindungslatenz genauso wichtig sind wie die reine Transistorzahl – eine gleichwertige Leistung bringen, ist die entscheidende Frage, die das Produktionssilizium beantworten muss.

Was es signalisiert

Die Ankündigung ist Huaweis expliziteste Herausforderung an die Annahme, dass EUV-abhängiges Scaling der einzig glaubwürdige Weg zu fortschrittlichen Chips sei. Wenn sich die Dichte- und Effizienzbehauptungen von LogicFolding in der Produktion – nicht nur unter Benchmark-Bedingungen – bestätigen, würde dies eine bedeutende Verringerung der Lücke zwischen Chinas einheimischen Halbleiterfähigkeiten und der globalen Spitze darstellen, die vollständig ohne westliche Ausrüstung erreicht wurde. Wie Tom's Hardware berichtet, wird der Start des Mate 90 später in diesem Jahr der erste reale Test dieser Behauptung sein.