La mémoire HBM4 devient le véritable goulot d'étranglement dans la conception de puces IA

Depuis deux ans, les discussions sur le matériel d'IA tournent autour des FLOPS — combien de billions d'opérations en virgule flottante une puce peut traiter par seconde. Ce cadre est désormais dépassé. En 2026, la contrainte déterminante pour l'entraînement et l'inférence en IA n'est plus le calcul, mais la bande passante mémoire. L'industrie appelle cela le « mur de la mémoire », et la HBM4 — la nouvelle génération de mémoire à large bande passante — est la tentative actuelle de le franchir, même si les chiffres montrent qu'il s'agit d'une solution provisoire, pas d'une solution durable.

Pourquoi la bande passante, et non le calcul, est le goulot d'étranglement

Un accélérateur d'IA moderne peut effectuer bien plus de multiplications de matrices par seconde qu'il ne peut en alimenter en données. Les grands modèles de langage avec des centaines de milliards de paramètres doivent déplacer d'énormes quantités de données de poids entre la mémoire et les cœurs de calcul pour chaque token généré. Si la mémoire ne suit pas, le silicium de calcul coûteux reste inactif en attendant les données — un problème que les ingénieurs appellent « limité par la mémoire ». C'est pourquoi la plateforme Vera Rubin de NVIDIA est livrée avec huit stacks HBM4 offrant une bande passante théorique de 22 To/s et 288 Go de capacité, et pourquoi la série MI400 concurrente d'AMD avec Instinct MI455X répond avec 12 stacks HBM4 pour 432 Go de capacité et 19,6 To/s — un bond de 145 % en bande passante par rapport aux 8 To/s du MI350 de la génération précédente.

Ce qui a changé avec la HBM4

La HBM4 double la largeur de l'interface mémoire à 2 048 bits par stack, contre un bus plus étroit pour la HBM3, permettant environ 1,5+ To/s par stack individuel avec des capacités allant jusqu'à 48 Go. Empilez plusieurs de ces stacks — comme le font NVIDIA et AMD — et vous obtenez les chiffres de bande passante à deux chiffres en téraoctets mentionnés plus haut. Ce n'est pas une simple mise à jour incrémentale ; c'est une refonte structurelle de la façon dont les puces mémoire communiquent avec la couche logique de base en dessous, et cela a nécessité que Samsung et SK Hynix démarrent la production en série en février 2026, après que Samsung avait déjà retardé son lancement une fois en raison de problèmes de rendement.

Le problème d'approvisionnement dont personne ne parle

Voici la partie qui devrait inquiéter quiconque construit sur l'infrastructure IA : chaque unité de capacité de production de HBM4 en 2026 des trois fournisseurs — SK Hynix, Samsung et Micron — était déjà vendue et réservée par NVIDIA, AMD et l'équipe TPU de Google à la fin du premier trimestre 2026. SK Hynix détient environ 50 à 55 % de parts de marché, Samsung 35 à 40 %, et Micron 5 à 10 % loin derrière, Micron ne faisant que monter en puissance vers 15 000 wafers dédiés d'ici la fin de l'année. Les prix reflètent la rareté : la HBM3 coûte environ 200 dollars par stack, la HBM3E environ 300 dollars, et la HBM4 environ 500 dollars — une prime qui est intégrée dans la nomenclature de chaque accélérateur d'IA et, finalement, dans ce que les fournisseurs de cloud facturent pour les heures GPU.

C'est important car cela redessine qui peut rivaliser dans l'IA de pointe. Une start-up ou un fournisseur de cloud de niveau intermédiaire ne peut pas simplement commander plus de HBM4 pour monter en échelle — les wafers sont déjà réservés un an à l'avance. La capacité de calcul est de plus en plus limitée non pas par les victoires dans la conception de puces, mais par les contrats d'approvisionnement en mémoire signés 12 à 18 mois plus tôt.

Ce que cela signifie pour les acheteurs et les constructeurs

Si vous évaluez une infrastructure IA en 2026, la bande passante mémoire par dollar est désormais une métrique de comparaison plus utile que les TFLOPS bruts. Un GPU avec plus de calcul mais une bande passante mémoire insuffisante aura des performances inférieures à une conception mieux équilibrée sur des charges de travail réelles, en particulier pour l'inférence où la génération de tokens est fortement limitée par la mémoire. Les équipes qui construisent des services d'inférence à grand contexte ou à haut débit devraient benchmarker les tokens réels par seconde sous charge plutôt que de se fier aux spécifications de FLOPS de pointe, car l'écart entre les performances théoriques et réelles est désormais principalement une histoire de bande passante mémoire.

Pour quiconque signe des contrats pluriannuels de GPU ou de cloud, tenez compte du fait que les contraintes d'approvisionnement en HBM4 sont structurelles, pas temporaires — attendez-vous à ce que la pression sur les prix et la rareté des allocations persistent au moins jusqu'en 2027 pendant que les fabriques augmentent leur capacité. Le prochain vrai bond ne viendra pas seulement d'une spécification HBM5 plus rapide ; il viendra de changements architecturaux — comme rapprocher la mémoire du calcul via l'encapsulation de chiplets ou explorer le processing-in-memory — qui réduisent la quantité de données à déplacer en premier lieu.