L'empaquetage des chiplets et la norme UCIe mettent discrètement fin à l'ère de la puce monolithique

AMD a généralisé les chiplets dans les processeurs grand public avec Zen 2 en 2019, et Apple a montré en 2022 ce que deux dies étroitement fusionnés pouvaient accomplir grâce à l'interconnexion UltraFusion du M1 Ultra. Aucun de ces deux événements n'a mis fin au die monolithique. Ce qui met réellement fin à l'ère "une puce, un die" est moins visible : Universal Chiplet Interconnect Express (UCIe), la norme d'interopérabilité qui permet à des chiplets de fournisseurs différents, fabriqués sur des nœuds de procédé différents, de communiquer entre eux sur le même package, exactement comme PCIe a permis à la carte d'extension de n'importe quel fournisseur de fonctionner sur n'importe quelle carte mère.

Cette distinction compte. L'approche chiplet d'AMD était une astuce propriétaire d'une seule entreprise pour réduire les coûts de fabrication. UCIe, lancée en mars 2022 par un consortium incluant Intel, AMD, Arm, Qualcomm, TSMC, Samsung, Google, Meta et Microsoft, transforme l'assemblage de chiplets en une chaîne d'approvisionnement ouverte pour laquelle n'importe qui peut concevoir. Une startup qui conçoit un die accélérateur n'a plus besoin de concevoir, valider et fabriquer elle-même la logique d'E/S, le contrôleur mémoire et le SerDes qui l'entourent — elle peut licencier ou acheter un chiplet conforme à UCIe pour cette fonction et concentrer son budget d'ingénierie sur la partie qui différencie réellement le produit.

Pourquoi le die monolithique n'a plus de sens économique

Le rendement (yield) des semi-conducteurs suit une décroissance à peu près exponentielle en fonction de la surface du die : les défauts sont répartis sur une wafer avec une densité à peu près constante, donc un die deux fois plus grand n'a pas un risque deux fois plus élevé — il a un risque proche de quatre fois plus élevé de contenir au moins un défaut fatal. Sur le procédé N3 de TSMC, le coût d'une wafer est estimé entre 18 000 et 20 000 dollars, bien au-dessus de la fourchette de 10 000 à 16 000 dollars pour N7/N5. Placer un grand die monolithique sur le procédé le plus coûteux disponible signifie qu'un seul défaut localisé peut ruiner une pièce dont la production a coûté des dizaines de milliers de dollars en allocation de wafer.

Les chiplets changent cette équation. Au lieu d'un die unique de 600 mm² qui vit ou meurt comme un bloc, une conception peut utiliser huit ou douze dies plus petits — les puces serveur EPYC "Genoa" d'AMD utilisent jusqu'à douze chiplets de calcul en 5 nm autour d'un die d'E/S séparé — et simplement écarter les dies individuellement défectueux. Les dies plus petits ont un rendement nettement meilleur, et un chiplet défectueux dans un package de douze en est une perte mineure, pas une perte totale.

Intégration hétérogène : le véritable déblocage

Le second élément consiste à mélanger les nœuds de procédé au sein d'un même package. AMD place son die d'E/S — contrôleurs mémoire, voies PCIe, infinity fabric — sur un nœud moins cher et plus ancien, car cette logique ne profite pas beaucoup des transistors de pointe, tandis que les chiplets de calcul utilisent le nœud coûteux, là où la densité et la consommation sont réellement rentables. Le GPU Ponte Vecchio d'Intel a poussé cette approche plus loin, en combinant 47 "tiles" provenant de plusieurs fonderies et nœuds de procédé grâce à un mélange d'emballage Foveros (empilement 3D de dies) et EMIB (ponts de silicium intégrés pour la connexion latérale).

L'UltraFusion d'Apple, en revanche, est propriétaire et mono-fournisseur : un interposer en silicium offrant 2,5 To/s de bande passante entre deux dies M1 Max pour former le M1 Ultra. Cela prouve ce qui est physiquement possible, mais cela ne fonctionne que parce qu'Apple contrôle à la fois les deux dies et l'emballage. UCIe tente de rendre accessible l'approche multi-fournisseurs et multi-nœuds d'Intel sans qu'il soit nécessaire d'être Intel.

Ce que UCIe standardise réellement

UCIe 1.0 définit une couche physique die-à-die fonctionnant jusqu'à 32 GT/s par voie, plus des couches de protocole et de logiciel au-dessus, visant une densité de bande passante d'environ 4 To/s par millimètre de bord de die pour l'emballage avancé (basé sur interposer/pont), et une densité moindre mais encore élevée pour l'emballage standard sur substrat organique ne nécessitant pas d'interposers exotiques. Les révisions ultérieures — UCIe 1.1 et UCIe 2.0 — ont ajouté des spécifications de test de conformité et un support pour l'empilement 3D par liaison hybride (hybrid bonding) et la gestion multi-protocole, faisant passer la norme de "deux chiplets peuvent communiquer" à "un fournisseur peut certifier un chiplet comme conforme à UCIe et s'attendre à ce qu'il fonctionne dans la conception d'emballage d'une autre entreprise".

Cette couche de certification est la partie qui compte commercialement. C'est la même étape que PCIe a franchie il y a des décennies — plus personne ne valide individuellement chaque carte graphique contre chaque carte mère, car la norme fait ce travail. UCIe tente de faire la même chose pour l'interconnexion die-à-die, qui relevait auparavant d'une ingénierie sur mesure pour chaque conception de chiplets.

Le nouveau goulot d'étranglement : la capacité d'emballage avancé

Standardiser l'interconnexion ne supprime pas le goulot d'étranglement physique de l'assemblage réel du package. La capacité d'emballage avancé CoWoS (chip-on-wafer-on-substrate) de TSMC aurait été sursouscrite durant 2023 et 2024, Nvidia, AMD et Apple se disputant les allocations — l'emballage, et non le démarrage des wafers, est devenu l'étape limitante pour certaines feuilles de route d'accélérateurs IA. Les tests sont également plus difficiles : chaque chiplet doit être vérifié comme "die connu bon" (known-good-die) avant d'être lié dans un package, car un défaut découvert après empilement peut ruiner des dies qui étaient individuellement sains. La gestion thermique dans les conceptions empilées en 3D n'est pas triviale non plus — la chaleur générée dans un die inférieur doit traverser le die empilé au-dessus, ce qui modifie la conception du système de refroidissement d'une manière qu'un die unique et plat n'a jamais exigée.

Ce que cela signifie en pratique

Pour les acheteurs de matériel, les conceptions de chiplets à nœuds mixtes affichent déjà un meilleur rapport prix-performance que les concurrents purement monolithiques du même segment, car les fabricants ne paient pas les prix des wafers de pointe pour une logique qui n'en a pas besoin. Pour les architectes de puces, la conformité UCIe devient une question réelle à poser aux fournisseurs — un fournisseur de chiplets capable de présenter une certification UCIe est un choix présentant moins de risque d'intégration qu'un fournisseur proposant une interconnexion propriétaire, car cela réduit le risque d'être enfermé avec un seul partenaire d'emballage. Pour quiconque planifie une feuille de route matérielle sur plusieurs années, la capacité d'emballage avancé, et non la capacité des wafers, est la ressource à surveiller — c'est le goulot d'étranglement le plus récent et le moins évident.

Conclusions pratiques

Si vous évaluez des fournisseurs de puces ou planifiez des achats de silicium : demandez si les chiplets sont réellement conformes à UCIe, pas seulement "à base de chiplets" — c'est cette certification qui vous protège d'un enfermement dans l'emballage d'un seul fournisseur. Si vous prévoyez la disponibilité du matériel, surveillez les annonces de capacité d'emballage avancé (expansions de capacité CoWoS de TSMC, Foveros d'Intel) avec la même attention que la capacité des fonderies de wafers — c'est là que les contraintes d'approvisionnement de 2026 se manifestent réellement. Et si vous concevez vous-même du silicium, le calcul du rendement pour les grands dies monolithiques sur les nœuds N3 et inférieurs devrait être l'argument par défaut en faveur d'un plan de chiplets, et non une alternative exotique.