IBM با معماری جدید سه‌بعدی تراشه، سد یک نانومتری را شکست

IBM در ۲۵ ژوئن ۲۰۲۶ اولین فناوری تراشه زیر یک نانومتر جهان را معرفی کرد و از مرزی عبور کرد که بسیاری از مهندسان پیش‌بینی می‌کردند به پیشرفت عملی نیمه‌هادی پایان دهد. این پیشرفت بر معماری جدید سه‌بعدی ترانزیستوری به نام "nanostack" متمرکز است که ترانزیستورها را به جای کوچک‌سازی افقی، به صورت عمودی روی هم می‌چیند و به گره ۰/۷ نانومتر می‌رسد — کوچک‌تر از یک رشته DNA.

روشی جدید برای ساخت ترانزیستورها

معماری nanostack دو صفحه کامل از ترانزیستورها را با استفاده از یک تکنیک پیوند دقیق روی هم قرار می‌دهد که باعث می‌شود ورقه‌های نازک تنها ۱۵ اتم ضخامت و ۹ نانومتر از هم فاصله داشته باشند. ساخت به این نیاز دارد که تمام فرایندها زیر ۴۰۰ درجه سانتیگراد نگه داشته شوند تا از ذوب شدن لایه پیوند جلوگیری شود — محدودیتی که محققان IBM می‌گویند اکنون به طور مداوم در مقیاس ویفر به آن دست یافته‌اند. نتیجه نزدیک به ۱۰۰ میلیارد ترانزیستور در تراشه‌ای به اندازه یک ناخن است که تقریباً دو برابر تراکم فرایند ۲ نانومتری خود IBM در سال ۲۰۲۱ است.

اعداد در واقع چه معنایی دارند

اعداد عملکرد نشان می‌دهند که این جهش واقعی است: IBM می‌گوید گره ۰/۷ نانومتری در مقایسه با تراشه‌های ۲ نانومتری تا ۵۰ درصد توان عملیاتی محاسباتی و ۷۰ درصد بازدهی انرژی بهتر ارائه می‌دهد. مقیاس‌پذیری SRAM — که به طور تاریخی یک تنگنا و محدودکننده تراکم حافظه نهان بوده — ۴۰ درصد بهبود یافته است که مستقیماً برای نیازهای حافظه با پهنای باند بالا در بارهای کاری استنتاج هوش مصنوعی اهمیت دارد.

"این کار ۱۰ تا ۱۵ سال دیگر به نقشه راه اضافه می‌کند" گفت Dan Hutcheson، تحلیلگر TechInsights، که این اعلامیه را برای گسترش جدول زمانی نیمه‌هادی تحول‌آفرین خواند. Jay Gambella، مدیر تحقیقات IBM، از nanostack به عنوان "بازتعریف نحوه ساخت تراشه‌ها" به جای صرفاً کوچک‌سازی ساختارهای موجود یاد کرد.

معنای آن برای هوش مصنوعی و انرژی

در حالی که اپراتورهای مراکز داده با هزینه انرژی آموزش و اجرای مدل‌های زبانی بزرگ دست و پنجه نرم می‌کنند، بهبود ۷۰ درصدی بازدهی در سطح سیلیکون می‌تواند قبض برق استنتاج هوش مصنوعی در مقیاس را به میزان مشابهی کاهش دهد. IBM در حال حاضر تراشه‌ها را به صورت انبوه تولید نمی‌کند — تحقیقات فرایند خود را به شرکای فابریکاسیون مجوز می‌دهد — اما این شرکت می‌گوید تجاری‌سازی می‌تواند ظرف پنج سال آغاز شود و اولین محصولات در حدود سال ۲۰۳۱ وارد بازار شوند.

فشار بر اینتل، TSMC و سامسونگ

برای فاب‌های پیشرو صنعت، این اعلامیه فشار رقابتی را افزایش می‌دهد. TSMC در حال حاضر در گره ۲ نانومتری N2 خود تولید می‌کند و فرایند A14 با ۱/۴ نانومتر را برای ۲۰۲۷ یا ۲۰۲۸ آماده می‌کند. جهش IBM به ۰/۷ نانومتر به معنای محصولات در سال آینده نیست، اما نشان می‌دهد که خط لوله تحقیقاتی آن با حاشیه قابل توجهی از مرز تولید صنعت جلوتر است. سهام IBM در معاملات پیش از بازار در ۲۶ ژوئن پس از این اعلامیه افزایش یافت.

IBM جزئیات فنی کامل را در یک مقاله تحقیقاتی منتشر شده همراه با اعلامیه منتشر کرد که معماری CFET، رویکرد مهندسی دو کاناله و اعتبارسنجی CMOS inverter عملیاتی در گره جدید را پوشش می‌دهد، همانطور که MIT Technology Review گزارش داده است.