تغليف الشرائح الجزئية (Chiplets) ومعيار UCIe يضعان حدًا هادئًا لعصر "شريحة واحدة لكل رقاقة"

جعلت AMD مفهوم الشرائح الجزئية (chiplets) أمرًا معتادًا في معالجات المستهلكين مع Zen 2 عام 2019، وأظهرت Apple في 2022 ما يمكن أن تفعله رقاقتان مدمجتان بإحكام عبر واصلة UltraFusion في معالج M1 Ultra. لم يُنهِ أي من هذين الحدثين عصر الرقاقة الأحادية (monolithic die). ما يُنهي فعليًا عصر "رقاقة واحدة لكل شريحة" هو أمر أقل وضوحًا: معيار Universal Chiplet Interconnect Express (UCIe)، وهو معيار تشغيل متبادل يتيح للشرائح الجزئية من موردين مختلفين، ومصنّعة بعمليات تصنيع مختلفة، التواصل مع بعضها على نفس الحزمة (package)، بالطريقة نفسها التي سمح بها PCIe لأي بطاقة توسعة من أي مورد بالعمل على أي لوحة أم.

هذا الفرق مهم. نهج AMD في الشرائح الجزئية كان حيلة خاصة بشركة واحدة لخفض تكاليف التصنيع. أما UCIe، الذي أُطلق في مارس 2022 بواسطة تحالف يشمل Intel وAMD وArm وQualcomm وTSMC وSamsung وGoogle وMeta وMicrosoft، فإنه يحوّل تجميع الشرائح الجزئية إلى سلسلة توريد مفتوحة يمكن لأي شركة أن تصمم لها. لم تعد الشركة الناشئة التي تصمم رقاقة معجِّل (accelerator) بحاجة لتصميم والتحقق من وتصنيع منطق الإدخال/الإخراج، ووحدة التحكم بالذاكرة، ومنطق SerDes المحيط بها أيضًا — يمكنها ترخيص أو شراء شريحة جزئية متوافقة مع UCIe لهذه المهمة، والتركيز في ميزانيتها الهندسية على الجزء الذي يميّز المنتج فعليًا.

لماذا لم يعد للرقاقة الأحادية معنى اقتصادي

يتبع العائد الإنتاجي (yield) في أشباه الموصلات تراجعًا شبه أسّي مع مساحة الرقاقة: تتوزع العيوب على الرقاقة الفضية (wafer) بكثافة تقريبًا ثابتة، فالرقاقة الأكبر بمرتين لا تحمل ضعف الخطر — بل خطرًا أقرب إلى أربع مرات لاحتواء عيب واحد قاتل على الأقل. في عملية N3 من TSMC، تُقدَّر تكلفة الرقاقة الفضية بين 18,000 و20,000 دولار، وهو أعلى بكثير من نطاق 10,000-16,000 دولار لعمليتي N7/N5. ودفع رقاقة أحادية كبيرة إلى أغلى عملية متاحة يعني أن عطلًا واحدًا في منطقة واحدة قد يُفسد قطعة كلّفت عشرات آلاف الدولارات من حصة الرقاقة الفضية.

تكسر الشرائح الجزئية هذه المعادلة. فبدلًا من رقاقة واحدة بمساحة 600 ملم² تنجح أو تفشل كوحدة واحدة، يمكن لتصميم ما استخدام ثماني أو اثنتي عشرة رقاقة أصغر — تستخدم معالجات خوادم AMD من فئة "Genoa" EPYC حتى اثنتي عشرة شريحة حوسبة بعملية 5 نانومتر حول رقاقة إدخال/إخراج منفصلة — وتجاهل الرقاقات المعيبة فرديًا ببساطة. تحصل الرقاقات الأصغر على عائد إنتاجي أفضل بكثير، وخسارة شريحة واحدة معيبة في حزمة من اثنتي عشرة شريحة خسارة صغيرة، لا كارثة كاملة.

التكامل غير المتجانس: الانفتاح الحقيقي

الجزء الثاني هو دمج عمليات تصنيع مختلفة في حزمة واحدة. تضع AMD رقاقة الإدخال/الإخراج الخاصة بها — وحدات التحكم بالذاكرة، مسارات PCIe، نسيج Infinity — على عملية تصنيع أرحص وأقدم لأن هذا المنطق لا يستفيد كثيرًا من الترانزستورات المتقدمة، بينما توضع شرائح الحوسبة على العملية الأغلى حيث تؤتي الكثافة واستهلاك الطاقة ثمارها فعليًا. دفعت معالجة Ponte Vecchio الرسومية من Intel هذا النهج أبعد من ذلك، بدمج 47 بلاطة (tile) عبر مصانع وعمليات تصنيع متعددة باستخدام مزيج من تغليف Foveros (التكديس الثلاثي الأبعاد للرقاقات) وEMIB (جسور سيليكون مدمجة للاتصال الجانبي).

في المقابل، تقنية UltraFusion من Apple ملكية خاصة ومحصورة بمورد واحد: وسيط سيليكون (interposer) يوفر نطاقًا تردديًا بسعة 2.5 تيرابت/ثانية بين رقاقتَي M1 Max لتكوين M1 Ultra. تثبت هذه التقنية ما هو ممكن فيزيائيًا، لكنها تعمل فقط لأن Apple تتحكم في كلتا الرقاقتين والتغليف. يحاول UCIe جعل نهج Intel المتعدد الموردين والمتعدد العمليات متاحًا دون الحاجة لأن تكون الشركة نفسها Intel.

ما الذي يُوحِّده UCIe فعليًا

تُحدِّد النسخة UCIe 1.0 طبقة فيزيائية بين الرقاقات تعمل بسرعة تصل إلى 32 جيجا-تحويل/ثانية في كل مسار، بالإضافة إلى طبقات بروتوكول وبرمجيات فوقها، وتهدف إلى كثافة نطاق ترددي تصل إلى نحو 4 تيرابت/ثانية لكل ملم من حافة الرقاقة في التغليف المتقدم (المبني على وسيط/جسر)، وكثافة أقل لكنها عالية أيضًا في التغليف القياسي القائم على ركيزة عضوية لا يحتاج إلى وسطاء غير تقليديين. أضافت النسخ اللاحقة — UCIe 1.1 وUCIe 2.0 — مواصفات اختبار التوافق ودعم التكديس الثلاثي الأبعاد بالربط الهجين (hybrid bonding) وإدارة متعددة البروتوكولات، لتنتقل من "يمكن لشريحتين التواصل" إلى "يمكن لمورد ما اعتماد شريحته كمتوافقة مع UCIe وتوقع أن تعمل في تصميم تغليف شركة أخرى".

طبقة الاعتماد هذه هي الجزء المهم تجاريًا. وهي نفس الخطوة التي اتخذها PCIe منذ عقود — لم يعد أحد يتحقق من كل بطاقة رسومية بشكل فردي مع كل لوحة أم، لأن المعيار يقوم بهذا العمل. يحاول UCIe فعل الشيء نفسه لوصلة الرقاقة إلى الرقاقة، وهي الجزء الذي كان سابقًا هندسة مُخصَّصة لكل تصميم شرائح جزئية.

العائق الجديد: سعة التغليف المتقدم

توحيد الواصلة لا يزيل العائق الفيزيائي المتمثل في تجميع الحزمة فعليًا. أُفادَ بأن سعة تغليف CoWoS (chip-on-wafer-on-substrate) المتقدمة من TSMC كانت محجوزة بأكثر من طاقتها خلال 2023 و2024، مع تنافس Nvidia وAMD وApple على الحصص — أصبح التغليف، لا بدء تصنيع الرقاقات الفضية، الخطوة المقيّدة لبعض خرائط طريق معجِّلات الذكاء الاصطناعي. الاختبار أيضًا أصعب: يجب التحقق من كل شريحة جزئية كـ"رقاقة معروفة الجودة" (known-good-die) قبل ربطها في الحزمة، لأن عيبًا يُكتشف بعد التكديس قد يُفسد رقاقات كانت سليمة فرديًا. إدارة الحرارة في التصاميم المكدّسة ثلاثية الأبعاد ليست بسيطة أيضًا — يجب أن تنتقل الحرارة المتولدة في الرقاقة السفلى عبر الرقاقة المكدّسة فوقها، وهذا يغيّر تصميم نظام التبريد بطرق لم تكن رقاقة واحدة مسطحة تحتاجها أبدًا.

ماذا يعني هذا عمليًا

بالنسبة لمشتري الأجهزة، تُظهر تصاميم الشرائح الجزئية متعددة العمليات فعليًا نسبة سعر إلى أداء أفضل من المنافسين الأحاديين الخالصين في نفس الفئة، لأن المصنّعين لا يدفعون أسعار الرقاقات الفضية المتقدمة على منطق لا يحتاجها. بالنسبة لمهندسي تصميم الشرائح، يصبح التوافق مع UCIe سؤالًا حقيقيًا يُطرح على الموردين — فمورد الشرائح الجزئية الذي يمكنه إثبات اعتماد UCIe خيار أقل خطورة من ناحية التكامل من مورد يقدم واصلة ملكية خاصة، لأنه يقلل من احتمالية الارتباط بشريك تغليف واحد. وبالنسبة لمن يخطط لخارطة طريق أجهزة متعددة السنوات، فإن سعة التغليف المتقدم، لا سعة الرقاقات الفضية، هي المورد الذي يجب تتبعه — فهذا هو العائق الأحدث والأقل وضوحًا.

الخلاصة العملية

إذا كنت تُقيّم موردي الشرائح أو تخطط لمشتريات السيليكون: اسأل عما إذا كانت الشرائح الجزئية متوافقة فعليًا مع UCIe، لا فقط "مبنية على شرائح جزئية" — فادّعاء التوافق هو ما يحميك من الارتباط بتغليف مورد واحد. وإذا كنت تتوقع توافر الأجهزة، تابع إعلانات سعة التغليف المتقدم (توسعات سعة CoWoS من TSMC، وFoveros من Intel) بالدقة نفسها التي تتابع بها سعة مصانع الرقاقات الفضية — فهذا هو المكان الذي تظهر فيه قيود التوريد لعام 2026 فعليًا. وإذا كنت تصمم السيليكون بنفسك، فيجب أن تكون حسابات العائد الإنتاجي للرقاقات الأحادية الكبيرة في عمليات N3 وما دونها الحجة الافتراضية لاختيار مخطط شرائح جزئية، لا بديلًا استثنائيًا.